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Verilog-initial語句

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ID:72008 發(fā)表于 2015-1-12 02:41 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
    initial語句:在仿真中只執(zhí)行一次,用于初始化變量,描述一次性行為,在仿真時刻0開始執(zhí)行。
      下面是initial語句的示例:


  • `timescale 1ns/1ns  
  • moduleTest(Pop,Pid);  
  • outputPop,Pid;  
  • regPop,Pid;  
  • initial  
  • begin  
  • Pop=0;//語句1。
  • Pid=0;//語句2。
  • Pop=#51;//語句3。
  • Pid=#31;//語句4。
  • Pop=#60;//語句5。
  • Pid=#20;//語句6。
  • end  
  • endmodule

      這一模塊產(chǎn)生如圖2-5所示的波形。initial語句包含一個順序過程。這一順序過程在0ns時開始執(zhí)行,并且在順序過程中所有語句全部執(zhí)行完畢后,initial語句永遠(yuǎn)掛起。這一順序過程包含帶有定義語句內(nèi)時延的分組過程賦值的實例。語句1和2在0ns時執(zhí)行。第三條語句也在0時刻執(zhí)行,導(dǎo)致Pop在第5ns時被賦值。語句4在第5ns執(zhí)行,并且Pid在第8ns被賦值。同樣,Pop在14ns被賦值0,Pid在第16ns被賦值0。第6條語句執(zhí)行后,initial語句永遠(yuǎn)被掛起。第8章將更詳細(xì)地講解initial語句。



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