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SDRAM從發(fā)展至今歷經(jīng)了五代，分別是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM，第五代DDR4 SDRAM,SDRAM有一個同步接口，在響應控制輸入前會等待一個時鐘信號，這樣就能和計算機的系統(tǒng)總線同步。時鐘被用來驅(qū)動一個有限狀態(tài)機，對進入的指令進行管線(Pipeline)操作
任何DRAM控制器背后的智商都是與命令時序和執(zhí)行相關(guān)的邏輯。DDR SDRAM不是簡單的設(shè)備。它們包含多個獨立的存儲體，并且每個隨機讀取或?qū)懭朐L問都必須在存儲體激活命令之前，最后是存儲體預充電命令。一旦激活了存儲體，結(jié)果就是打開一個數(shù)據(jù)頁，該頁面允許對存儲體的一小部分進行多個讀或?qū)懖僮鳌?br />
為了最大化存儲通道帶寬，提前查看命令隊列并將所有訪問開放庫中所有打開頁面的命令組合在一起是有利的。通過命令重新排序和調(diào)度來減少存儲體激活和預充電“停機時間”的開銷可以顯著提高SoC到存儲通道的性能。
存儲器控制器還應盡一切努力“隱藏”存儲區(qū)，以激活并在命令槽中預充電命令，否則該命令槽將不可用。最小化命令爭用還可以優(yōu)化通道性能。
DDR SDRAM控制器邏輯還必須滿足DRAM的刷新要求。在不耐延遲的命令和過期的刷新要求之間進行仲裁需要控制器內(nèi)復雜的優(yōu)先級劃分。控制器還必須經(jīng)常在SoC中使用內(nèi)存資源的多個子塊之間進行仲裁。這種仲裁要求能夠?qū)Υ鎯νǖ乐械牧髁窟M行優(yōu)先級排序，而又不會通過高優(yōu)先級命令的無盡隊列使低優(yōu)先級命令處于饑餓狀態(tài)。最終，該過程永遠不可能是完美的，并且經(jīng)常針對特定應用進行量身定制。
開發(fā)DDR SDRAM接口需要多個工程學科。使用典型的ASIC設(shè)計流程（RTL，邏輯綜合，布局和布線）開發(fā)存儲器控制器的大腦，并在完全定制的混合信號設(shè)計環(huán)境（示意圖捕獲，模擬仿真，定制布局）中開發(fā)PHY的功能。）。很少有現(xiàn)代SoC能夠與擁有這兩個領(lǐng)域的專業(yè)知識和EDA工具的設(shè)計團隊聯(lián)系在一起。幸運的是當今的SoC設(shè)計人員不再需要擔心存儲器控制器和接口的挑戰(zhàn)，因為現(xiàn)在可以使用半導體IP，從而減少了總開發(fā)成本和上市時間
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