請(qǐng)教FPGA的IO口異常的問題？

ID:408091 · 發(fā)表于 2019-6-2 09:36

FPGA的p_spi_cs_o有時(shí)候在進(jìn)入p_spi_cs_o <= '0';的狀態(tài)的時(shí)候并沒有輸出低，VHDL代碼如下：

if (p_uart_rx_i = '0') then
s3_uart_rx_status <= C_UART_RX_SAMPLE_START_BIT;
s10_spi_cs_cnt <= 0;
p_spi_cs_o <= '0';
p_spi_clk_o <= '0';
else
if(s10_spi_cs_cnt < C_SPI_CS_AUTO_CNT) then
s10_spi_cs_cnt <= s10_spi_cs_cnt + 1;
else
p_spi_cs_o <= '1';
end if;
end if;

請(qǐng)指導(dǎo)

ID:415123 · 發(fā)表于 2019-6-2 22:00

沒有看到驅(qū)動(dòng)時(shí)鐘

ID:123289 · 發(fā)表于 2019-6-4 09:55

p_spi_cs_o與p_spi_cs_o <= '0'沒有關(guān)系，
是當(dāng)p_uart_rx_i = '0'時(shí)才輸出低。

ID:408091 · 發(fā)表于 2019-6-18 22:03

honey_teck 發(fā)表于 2019-6-2 22:00
沒有看到驅(qū)動(dòng)時(shí)鐘

有驅(qū)動(dòng)時(shí)鐘，沒放出來

ID:408091 · 發(fā)表于 2019-6-18 22:05

yzwzfyz 發(fā)表于 2019-6-4 09:55
p_spi_cs_o與p_spi_cs_o

用邏輯分析儀可以看到p_uart_rx_i 已經(jīng)為低電平，但是p_spi_cs_o并沒有出低電平；p_spi_cs_o沒有出低電平是概率事件，大概萬分之一

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請(qǐng)教FPGA的IO口異常的問題？

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