基于Altera Cyclone EP IV的VHDL語言開發的智能鬧鐘設計

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發布時間: 2019-1-12 12:23

自己上課時候寫的小作業，主要用FPGA和VHDL實現了一小鬧鐘，由于我的Altera的開發板資源有限數碼管用了4個，點陣用了一個。主要功能：1.能正常跑表，設置跑表時間 &nbs ...

回復

ID:213682 發表于 2019-12-5 21:26

終于找到了

ID:558750 發表于 2019-6-24 15:31

那個vhd文件怎么打開

ID:323384 發表于 2019-6-3 12:12

真棒真棒真棒

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