用法：
1. 在工程中加入signaltap： tools->signaltapII logic analyzer，設(shè)置采樣時(shí)鐘、欲抓取的波形、觸發(fā)條件。所有這些信號(hào)必須源自于自己的邏輯設(shè)計(jì)中已有的信號(hào)，可以是rtl中的信號(hào)、引腳上的信號(hào)、綜合后的門(mén)級(jí)信號(hào)。
2. 可以為每個(gè)被抓取的信號(hào)單獨(dú)設(shè)置觸發(fā)方式。最簡(jiǎn)單的方法是：只對(duì)一個(gè)被采樣信號(hào)設(shè)置觸發(fā)方式，其余信號(hào)的觸發(fā)方式都設(shè)成‘don't care‘
3. 編譯工程，得到包含signaltap的sof文件。打開(kāi)stp文件，連接好FPGA板，配置JTAG chain讓軟件找到FPGA器件，把sof下載到器件中就可以開(kāi)始抓取波形了。
4. 改變觸發(fā)方式是不需要重新編譯工程的，其他操作就需要重新編譯工程
幾個(gè)特點(diǎn)：
1.signaltap的時(shí)鐘： signaltap是在采樣時(shí)鐘的上升沿進(jìn)行采樣。采樣時(shí)鐘不僅可以使用design中的任何一個(gè)信號(hào)，還可以指定從FPGA pin外部輸入時(shí)鐘，Altera建議采用全局時(shí)鐘。一個(gè)普遍的錯(cuò)誤的觀點(diǎn)認(rèn)為signaltap的采樣時(shí)鐘局限于design中的時(shí)鐘頻率，所以不能觀察到design中clk的glitch，這是片面的。假設(shè)design中的最高clk是10Mhz，那么我們可以外加一個(gè)（或用pll生成一個(gè)）100Mhz的時(shí)鐘給signaltap，這樣就可以看到任何寬度大于1/100 us的glitch了。
2. 加入被采樣信號(hào)時(shí)有2個(gè)選項(xiàng)：data enable、trigger enable，如果不勾選data enable會(huì)減少緩存容量，節(jié)省FPGA資源。
3. 緩存配置：有mem block的器件可以選擇mem type，這決定了signaltap的采樣存儲(chǔ)區(qū)域是用FPGA的邏輯單元實(shí)現(xiàn)還是用mem block實(shí)現(xiàn)。
4. 增量編譯：Altera建議使用signaltap的工程開(kāi)啟增量編譯，如不開(kāi)啟，post-fit信號(hào)將不能用于高級(jí)觸發(fā)方式。推測(cè)quartus是編譯完design之后再通過(guò)增量編譯來(lái)把signaltap編譯進(jìn)來(lái)，可以先將工程分區(qū)，把signaltap劃到一個(gè)分區(qū)中，這樣當(dāng)修改了signaltap之后只需編譯signaltap部分就可以了。
tips：
1. ‘trigger in/out’屬于外觸發(fā)方式。當(dāng)in觸發(fā)條件滿(mǎn)足時(shí)開(kāi)始抓取波形，同時(shí)在out上輸出一個(gè)使能信號(hào)，這用于多個(gè)signaltap存在時(shí)觸發(fā)其他的LA。
2. 設(shè)置和編譯含有signaltap的工程不需要JTAG和FPGA保持連接，使用時(shí)只需要stp和sof這2個(gè)文件就可以抓取波形了。
以下轉(zhuǎn)抄：
SignalTap II的特點(diǎn)及使用
--- SignalTap II嵌入邏輯分析儀集成到Quartus II設(shè)計(jì)軟件中，能夠捕獲和顯示可編程單芯片系統(tǒng)（SOPC）設(shè)計(jì)中實(shí)時(shí)信號(hào)的狀態(tài)，這樣開(kāi)發(fā)者就可以在整個(gè)設(shè)計(jì)過(guò)程中以系統(tǒng)級(jí)的速度觀察硬件和軟件的交互作用。它支持多達(dá)1024個(gè)通道，采樣深度高達(dá)128Kb，每個(gè)分析儀均有10級(jí)觸發(fā)輸入/輸出，從而增加了采樣的精度。SignalTap II為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的SOPC設(shè)計(jì)的實(shí)時(shí)可視性，能夠大大減少驗(yàn)證過(guò)程中所花費(fèi)的時(shí)間。目前SignalTap II邏輯分析儀支持的器件系列包括：APEXT II, APEX20KE, APEX20KC, APEX20K, Cyclone, Excalibur, Mercury, Stratix GX, Stratix。
--- SignalTap II將邏輯分析模塊嵌入到FPGA中，如圖1所示。邏輯分析模塊對(duì)待測(cè)節(jié)點(diǎn)的數(shù)據(jù)進(jìn)行捕獲，數(shù)據(jù)通過(guò)JTAG接口從FPGA傳送到Quartus II軟件中顯示。使用SignalTap II無(wú)需額外的邏輯分析設(shè)備，只需將一根JTAG接口的下載電纜連接到要調(diào)試的FPGA器件。SignalTap II對(duì)FPGA的引腳和內(nèi)部的連線(xiàn)信號(hào)進(jìn)行捕獲后，將數(shù)據(jù)存儲(chǔ)在一定的RAM塊中。因此，需要用于捕獲的采樣時(shí)鐘信號(hào)和保存被測(cè)信號(hào)的一定點(diǎn)數(shù)的RAM塊。
--- 使用SignalTap II的一般流程是：設(shè)計(jì)人員在完成設(shè)計(jì)并編譯工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、編譯并下載設(shè)計(jì)到FPGA、在Quartus II軟件中顯示被測(cè)信號(hào)的波形、在測(cè)試完畢后將該邏輯分析儀從項(xiàng)目中刪除。以下描述設(shè)置 SignalTap II 文件的基本流程：
--- 1．設(shè)置采樣時(shí)鐘。采樣時(shí)鐘決定了顯示信號(hào)波形的分辨率，它的頻率要大于被測(cè)信號(hào)的最高頻率，否則無(wú)法正確反映被測(cè)信號(hào)波形的變化。SignalTap II在時(shí)鐘上升沿將被測(cè)信號(hào)存儲(chǔ)到緩存。
--- 2．設(shè)置被測(cè)信號(hào)。可以使用Node Finder 中的 SignalTap II 濾波器查找所有預(yù)綜合和布局布線(xiàn)后的SignalTap II 節(jié)點(diǎn)，添加要觀察的信號(hào)。邏輯分析器不可測(cè)試的信號(hào)包括：邏輯單元的進(jìn)位信號(hào)、PLL的時(shí)鐘輸出、JTAG引腳信號(hào)、LVDS（低壓差分）信號(hào)。
--- 3．配置采樣深度、確定RAM的大小。SignalTap II所能顯示的被測(cè)信號(hào)波形的時(shí)間長(zhǎng)度為T(mén)x，計(jì)算公式如下：
--- Tx="N"×Ts
--- N為緩存中存儲(chǔ)的采樣點(diǎn)數(shù)，Ts為采樣時(shí)鐘的周期。
--- 4．設(shè)置buffer acquisition mode。buffer acquisition mode包括循環(huán)采樣存儲(chǔ)、連續(xù)存儲(chǔ)兩種模式。循環(huán)采樣存儲(chǔ)也就是分段存儲(chǔ)，將整個(gè)緩存分成多個(gè)片段(segment)，每當(dāng)觸發(fā)條件滿(mǎn)足時(shí)就捕獲一段數(shù)據(jù)。該功能可以去掉無(wú)關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。
--- 5．觸發(fā)級(jí)別。SignalTap II支持多觸發(fā)級(jí)的觸發(fā)方式，最多可支持10級(jí)觸發(fā)。
--- 6．觸發(fā)條件。可以設(shè)定復(fù)雜的觸發(fā)條件用來(lái)捕獲相應(yīng)的數(shù)據(jù)，以協(xié)助調(diào)試設(shè)計(jì)。當(dāng)觸發(fā)條件滿(mǎn)足時(shí)，在signalTap時(shí)鐘的上升沿采樣被測(cè)信號(hào)。
--- 完成STP設(shè)置螅 玈TP文件同原有的設(shè)計(jì)下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結(jié)果。SignalTap II可將數(shù)據(jù)通過(guò)多余的I/O引腳輸出，以供外設(shè)的邏輯分析器使用；或輸出為csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。
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