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標題: 時序約束幾個概念 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 03:22
標題: 時序約束幾個概念
Clock setup：時鐘建立關系
  tsu：輸入建立時間
  th：輸入保持時間
  tco：時鐘到輸出延時，Tco = Clock Delay + Micro Tco + Data Delay
  tpd：管腳到管腳的延時
  Trd：寄存器到寄存器之間的延時
  Minimum tpd & tco：最小tpd和tco
  Clock Skew：時鐘偏斜，時鐘到達兩個D觸發(fā)器的時間差，當分頻由內部電路產生，無法保證小的Clock skew
  fmax：最高頻率，Clock period = Data Delay – Clock skew +Tco +Tsu，Internal Fmax =1/Clock period

system Fmax = 1/[MAX(Input Clock period, Internal Clock period , Output Clock period)]

影響Fmax主要由于Trd引起的，fmax = 1/(Trd +Clock skew+MICRO Tco+MICRO Tsu)

MICRO Tco MICRO Tsu 器件固定參數，<0.1ns

全局時鐘 Clock skew可以忽略，所以 Fmax ~= 1/Trd

提高Fmax方法：

1、減少走線時延。通過chip Editer修改走線

2、減少組合邏輯的時延。加入流水（在REG和REG之間加了D觸發(fā)器）

  Setup Time：建立時間
  Hold Time：保持時間
  Latency：延遲
  Slack：時間裕量
  Multicycle path：多周期路徑，兩個寄存器之間數據要經過多個時鐘才能穩(wěn)定的路徑，一般出現(xiàn)于組合邏輯較大的那些路徑。

  亞穩(wěn)態(tài)：建立和保持時間如果數據發(fā)生變化，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。
  一般來說，在單一時鐘域的設計中只要系統(tǒng)電路的fmax能夠保證，就可以避免亞穩(wěn)態(tài)的發(fā)生；但是在跨時鐘域的時鐘的相位是異步的，亞穩(wěn)態(tài)將無法避免。此時，在跨時鐘設計時的解決亞穩(wěn)態(tài)的思想是：雖然亞穩(wěn)態(tài)無法避免，但卻可以采用一定措施保證系統(tǒng)的可靠性，使得在發(fā)生亞穩(wěn)態(tài)后系統(tǒng)仍然可以穩(wěn)定地工作。

多時鐘域下亞穩(wěn)態(tài)的處理：

亞穩(wěn)態(tài)無法避免，但要將其影響降到最低。

單根信號下，對第2個時鐘用D觸發(fā)器打2拍就可以將亞穩(wěn)態(tài)的影響減少到可以忽略的地步。

多根信號下，不能用上面方法.

1、握手。速度太慢

2、異步FIFO

3、多相位/高頻時鐘多次采樣數據

      同步設計準則：
      1、  盡可能使用同一時鐘，時鐘走全局時鐘網絡。多時鐘域采用“局部同步”。
      2、  避免使用緩和時鐘采樣數據。采用混合時鐘采用將導致Fmax小一倍。
      3、  避免在模塊內部使用計數器分頻所產生的時鐘。
      4、  避免使用門控時鐘。組合電路會產生大量毛刺，所以會在clk上產生毛刺導致FF誤翻轉。可以用時鐘始能代替門控時鐘。

Synplify某些選項解釋：

FSM compile:選中后根據狀態(tài)機數目多少，自動選擇采用one-hot還是binary編碼。

FSM explorer:在FSM compile基礎上對狀態(tài)機嘗試各種編碼，根據約束設置選擇一種最優(yōu)的編碼方式。

Resource sharing:資源共享，讓綜合工具對代碼進行資源優(yōu)化。

Pipelining:通過更改D觸發(fā)器的位置而不改變邏輯功能來平衡D觸發(fā)器到D觸發(fā)器的時延，以提高Fmax 。

Retiming:可以對時序和資源進行優(yōu)化。

SCOPE窗口下代碼：

Clock:時鐘約束

Clock to Clock:時鐘到時鐘約束

Input/Output:輸入輸出約束

Registers:寄存器約束

Multi-cycle Paths:多周期約束

Flase Paths:Flase路徑約束

MAX Delay Paths:最大延遲路徑

Attributes:屬性

I/O standard:I/O標準

Compile Piont:多點編譯

Quartus II中時序優(yōu)化：

Assignment stting----Timming Requriments& Optionss ---- clock --- 設置Fmax

speed or Area or balanced

WYSIWYG和Retimming

standard fit auto fit fast fit

Physical Synthesis Optiimation ---- 復制和 Retimming

管腳約束 Assignment Editer 對Tsu Tco約束：if Tsu +Tco> 1/Fmax ，則出錯。

應該對于輸入管腳添加Tsu約束，對于輸出管腳添加 Tco約束

對于雙向口，添加Tsu Tco約束

最后在Time Quest中分析報告，查看出錯原因

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