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標(biāo)題: Verilog實(shí)現(xiàn)時鐘的奇數(shù)分頻 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 01:20
標(biāo)題: Verilog實(shí)現(xiàn)時鐘的奇數(shù)分頻
偶數(shù)倍分頻通過計數(shù)器便可以實(shí)現(xiàn)，對于奇數(shù)倍分頻，實(shí)現(xiàn)方法為：

產(chǎn)生N計數(shù)(N為奇數(shù))，在任意計數(shù)(>1 & <N)時翻轉(zhuǎn)，實(shí)現(xiàn)占空比不為50%的N分頻時鐘。若是需要產(chǎn)生占空比為50%的N倍奇數(shù)分頻，首先進(jìn)行上升沿觸發(fā)進(jìn)行模N計數(shù)，計數(shù)到某一個值n時輸出時鐘進(jìn)行翻轉(zhuǎn)，然后再計數(shù)（N-1）/2次，再次進(jìn)行翻轉(zhuǎn)得到一個占空比非50%奇數(shù)n分頻時鐘。同理，同時進(jìn)行下降沿觸發(fā)的模N計數(shù)，等計數(shù)到n時，輸出時鐘進(jìn)行翻轉(zhuǎn)，同樣再計數(shù)（N-1）/2次，輸出時鐘再次翻轉(zhuǎn)生成占空比非50%的奇數(shù)n分頻時鐘。兩個占空比非50%的n分頻時鐘進(jìn)行相或運(yùn)算，即得到占空比為50%的奇數(shù)N分頻時鐘。

示例：

module odd_division(clk,rst,clk_out);
input       clk,rst;
output    clk_out;
reg[3:0]    count1,count2;
reg       clkA,clkB;

parameter N = 5;//the number you want to divid into

assign clk_out = clkA | clkB;

always @(posedge clk or negedge rst)
begin
if(! rst)
begin
count1 <= 1'b0;
clkA  <= 1'b0;
end
else if(count1 < (N - 1))
begin
count1 <= count1 + 1'b1;
if(count1 < (N - 1)/2)
clkA <= 0;
else if (count1>=(N-1)/2)
clkA<= 1 ;
end
else
begin
clkA <= 0;
count1 <= 1'b0;
end
end

always @ (negedge clk or negedge rst)
begin
if(! rst)
begin
      count2 <= 1'b0;
      clkB  <= 1'b0;
end
else if(count2 < (N - 1))
begin
count2 <= count2 + 1'b1;
if (count1<(N-1)/2)
clkB <= 0;
else  if(count2 >= (N - 1)/2)
clkB <= 1;
end
else
begin
clkB <= 0;
count2 <= 1'b0;
end
end

endmodule

仿真結(jié)果：

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