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標(biāo)題: Verilog中阻塞賦值和非阻塞賦值的正確使用 [打印本頁]

作者: liuyy 時(shí)間: 2015-1-12 02:10
標(biāo)題: Verilog中阻塞賦值和非阻塞賦值的正確使用
Verilog中有兩種為變量賦值的方法。一種叫做連續(xù)賦值，另一種叫做過程賦值。
過程賦值又分為阻塞賦值和非阻塞賦值。
阻塞性賦值使用“=”為變量賦值，在賦值結(jié)束前不可以進(jìn)行其他操作，在賦值結(jié)束之后繼續(xù)后面的操作。這個(gè)過程就好像阻斷了程序的運(yùn)行。
非阻塞賦值使用“<=”為變量賦值，在執(zhí)行賦值語句時(shí)，僅僅對(duì)“<=”右邊的值進(jìn)行評(píng)估，但并不馬上執(zhí)行賦值，然后繼續(xù)執(zhí)行后面的操作。這個(gè)過程就好像沒有阻斷程序的運(yùn)行。
多條阻塞賦值語句是順序執(zhí)行的，而多條非阻塞賦值是并行進(jìn)行的，這就是兩者的區(qū)別。
堅(jiān)持做到以下列出的注意事項(xiàng)，就可以基本上避免使用阻塞賦值和非阻塞賦值不當(dāng)引起的錯(cuò)誤。
1.在使用always塊描述組合邏輯時(shí)，使用阻塞賦值；在使用always塊描述時(shí)序邏輯時(shí)，使用費(fèi)阻塞賦值。
2.不要在同一個(gè)always塊內(nèi)同時(shí)使用阻塞賦值和非阻塞賦值。
3.無論是使用阻塞賦值還是使用非阻塞賦值，不要再不同的always塊內(nèi)為同一個(gè)變量賦值。
4.在程序中不要使用0延時(shí)。

作者: mcza30 時(shí)間: 2016-3-7 22:44
4.在程序中不要使用0延時(shí)。
--------不解其意，請(qǐng)教樓主。

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