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標題: verilog學習筆記一：阻塞賦值與非阻塞賦值 [打印本頁]

作者: lizi 時間: 2014-8-29 17:33
標題: verilog學習筆記一：阻塞賦值與非阻塞賦值
1、使用條件：阻塞賦值與非阻塞賦值只用于過程賦值語句中，也就是用在always語句和initial語句中，在assign語句中一律用“=”，例如：assign cin = ain + bin，因為本語句為數據流描述方式。
2、賦值對象：
阻塞賦值與非阻塞賦值的賦值對象只能是變量型數據類型，如reg， integer等，一般是reg型
3、區別
阻塞賦值語句：順序執行，在下一條語句執行之前，上一條語句必須執行完畢。
非阻塞賦值語句：不會阻塞同一個快語句中的其他語句的執行，即各種非阻塞語句同時執行。
例如
例1、module test (i_clk, i_din, o_out1, o_out2);
input i_clk, i_din;
output reg o_out1, o_out2;
always @ (posedge i_clk)
begin
o_out1 = i_din; //語句1
o_out2 = o_out1; //語句2
end
endmodule
該例子中，先執行語句1，當語句1執行完畢后，再來執行語句2，故執行完畢后
o_out1 = i_din
o_out2 = i_din
于是該電路的RTL圖為

例2module test (i_clk, i_din, o_out1, o_out2);
input i_clk, i_din;
output reg o_out1, o_out2;
always @ (posedge i_clk)
begin
o_out1 <= i_din; //語句1
o_out2 <= o_out1; //語句2
end
endmodule
該例子中，語句1和語句2同時執行，故執行完畢后
o_out1 = i_din
o_out2 = 前一時刻的 o_out1
故RTL圖為

4、常用規則
1)、當描述時序邏輯時，用非阻塞語句，即“<=”；
2)、當描述組合邏輯時，用阻塞語句，即“=”；
3)、當在一個always模塊中，同時描述組合邏輯與時序邏輯時，用非阻塞語句，即“<=”；
4)、在同一個always模塊中，不要混合使用阻塞和非阻塞語句。

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