欧美极品高清xxxxhd,国产日产欧美最新,无码AV国产东京热AV无码,国产精品人与动性XXX,国产传媒亚洲综合一区二区,四库影院永久国产精品,毛片免费免费高清视频,福利所导航夜趣136

標題: Verilog語法學習（一） [打印本頁]

作者: wangyin 時間: 2014-7-30 14:39
標題: Verilog語法學習（一）
Verilog并不難，只要有一點的C語言基礎，你就可以開始學習它，進而不斷深入的學習FPGA。和C語言以main函數一樣，Verilog以模塊為主體,看下面一個小小的例子：module my_first(
sys_clk,
rst_n,
data_ina,
data_inb,
data_out
);
// 端口說明
input sys_clk;
input rst_n;
input [7:0] data_ina;
input [7:0] data_inb
output [8:0] data_out;
// 功能操作
assign data_out = data_ina + data_inb;

endmodule

整個模塊就是以 module 模塊名和 endmodule組成，這樣就算編寫了一個簡單的模塊了。它主要包括：

模塊的輸入（input）和輸出（output）端口聲明：簡單的說就是這個模塊對外部的相應輸入做處理后輸出處理后的結果.上面的例子就是對2個8位寬的數據做加法后在data_out端口輸出結果。
模塊的功能：主要有3中方法可以用：a.數據流級操作，屬于組合邏輯，例如例子中的 assigndata_out =data_ina + data_inb;只要模塊執行，就不斷地對數據data_ina和data_inb進行加法操作并賦給data_out輸出；b.門級操作，屬于組合邏輯如：c= a & b;它就是一個2輸入的與門，對輸入數據做與門計算后輸出；c.行為級操作，這個用的最多，屬于時序邏輯，如：always @(觸發的條件) 執行操作，簡單的說就是鎖存器或者觸發器的模型。當觸發的條件是電平觸發時，即鎖存器模型，只要相應的電平改變了就會執行后面需要執行的操作一次；而當觸發條件是邊沿觸發時，即觸發器模型，只要用對應的邊沿產生就執行后面的操作一次。這里有一個重要的概念需要弄明白，組合邏輯是，輸入一旦改變，相應輸出就改變；而時序邏輯是輸入改變了，需等觸發條件的到來才相應的改變一次。但是它們的執行是并行的，所有級都是同時執行，這和C語言是不同的，初學者一定要弄明白。
功能的操作語法：不僅和C語言很相似，而且都是C語言里面常用的一些語法，常用的語法有： if( ),if( ) else( ),if( ) elseif( ) else，case( ),至于它和C語言的用法有什么不同，下次將詳細的講解。

作者: wangyin 時間: 2014-7-30 14:40
Verilog的數據類型常用的是：reg和wire型。當我們對端口申明了時，此時默認的類型是wire型。
reg型是寄存器類型，也就是再用鎖存器和觸發器時必須聲明為此類型才合法，否則就不合法，這也是我們經常對一個輸出定義時大多需要定義為reg的原因。當然，當我們的輸出由組合邏輯獲得時，就不需聲明了，因為默認就是wire型而不用再申明了。wire類型就是連線類型，一般作為輸出級表達式右側的參數適用。例
module  test(
sys_clk,
rst_n,
data_in,
data_outa,
data_outb
);
input data_in;
output  data_outa;
output  reg  data_outb;

assign data_outa = data_in;

always @(posedge sys_clk)
begin
if(rst_n == 1'b0)
data_outb <= 1'b0;
else
data_outb <= data_outa;
end
endmodule

這個例子中的data_outa是默認的wire類型，它是對的，因為assign data_outa = data_in;是組合邏輯語句，不需要用寄存器保存其值；而data_outa是時序邏輯，需要寄存器保存現在的值，只有當觸發條件到來時才更新寄存器中的值，所以定義為reg型，同時它的值可有wire類型的data_outa來決定，也就是一個組合邏輯的輸出作為時序的輸入，這是合法的。下次將從硬件描述語言的角度來看看 if和case語句的理解和運用。

作者: wangyin 時間: 2014-7-30 14:40
本帖最后由 wangyin 于 2014-7-30 14:42 編輯

順序執行語句：if(條件語句)  執行的語句；即在程序執行過程中是順序執行的，按上下順序依次執行。當執行的語句是一句語句，則不需加 begin end,否則就要加begin    end,這里的begin end相當于C語言里面的{ }，同時注意：一般一個if需與一個else配對，如果沒有的話則綜合的時候會生成一個隱性的鎖存器，當有多個條件需要判斷時則用if(條件語句)  執行的語句；else if(條件語句)  執行的語句；.....else(條件語句)  執行的語句；道理同上面一樣，但if分支一般最多不超過3個，如果太多的話則采用case語句實現。
并行執行語句：case(條件語句)  滿足的條件：執行的語句......; endcase 即在程序執行過程中是并行執行的，滿足條件的語句同時執行。begin end的用法同上面的一樣,也需注意：當有缺項沒有作為條件使用時，同樣需要加default項，否則也會生成隱性的鎖存器，case語句主要用在狀態機的編寫中。看下面的2個例子：
用if語句實現的一個選擇器：
module  mux(
a,
b,
sel,
out
);

input a;
input b;
input sel;
output out;
reg out;

always (sel)
begin
if(sel)
out <= a; // sel=1時，out=a
else
out <= b; // sel=0時，out=b
end
endmodule
用case語句實現的一個3-8譯碼器：
module yima(
data_in,
data_out,
);
input [2:0] data_in;
output [7:0] data_out;
reg [7:0] data_out;

always @(data_in)
begin
case(data_in)
3'd0: data_out <= 8'b0000_0001;
3'd1: data_out <= 8'b0000_0010;
3'd2: data_out <= 8'b0000_0100;
3'd3: data_out <= 8'b0000_1000;
3'd4: data_out <= 8'b0001_0000;
3'd5: data_out <= 8'b0010_0000;
3'd6: data_out <= 8'b0100_0000;
3'd7: data_out <= 8'b1000_0000;
endcase
end

endmodule

歡迎光臨 (http://m.raoushi.com/bbs/)