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標題: verilog進行浮點數乘法 [打印本頁]

作者: heicad    時間: 2014-6-8 19:47
標題: verilog進行浮點數乘法
我的乘法已經寫了好久了,但是一直改來改去,今天終于完成了算是比較標準的一個程序吧,我把所有端口的寬度都用一個變量來表示,到時候直接改動變量的值就可以了。。。
之前,我給變量賦值的語句是這么寫的:
parameter e1=4'd8;///表示成數的指數位數////
parameter e2=4'd8;///表示被乘數的指數位數///
,,,,,
parameter N1=5'd32;///表示乘數總位數////
parameter N2=5'd32;//表示被乘數總的位數///
parameter O=6'd55;///表示結果的位數/////

編譯的時候也沒有任何錯誤,但是進行simulate的時候,總是出現錯誤,說Msb of part -selected into“in_multiplier”is out ofbounds。然后沒有出現仿真的界面。后來怎么改都不正確,賦值時一位一位賦值,測試向量中數值減小,將端口寬度減小,甚至改變了一下變量名字都無濟于事。
后來根據“transcript”里面的錯誤提示,將定義變量的程序改了一下,就是parametere1=8;其他的也都這樣改,結果真的出來了,,,
其實,也有一些其他的問題,比如在主程序里面是用變量名表示端口寬度的,那么在測試向量里面也要用變量來表示端口寬度,不然在進行simulate的時候會出現warning,說主程序和測試向量里面的端口名不匹配,即Portsize (2 or 2)does not match connection size(1)for part“a”。                                                                       





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