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標題: 各位大佬可以幫忙看看怎么用verilog hdl 設計這個電路嗎？ [打印本頁]

作者: 1747863631 時間: 2021-10-15 11:24
標題: 各位大佬可以幫忙看看怎么用verilog hdl 設計這個電路嗎？
一個線性反饋移位寄存器，大家幫忙設計一下可以嗎

mmexport1634211815491.png (52.56 KB, 下載次數: 97)

作者: daemondong 時間: 2021-10-15 14:25
奇怪的想法，如果q為零，就是全零的穩態電路，有什么意義呢？

作者: yzwzfyz 時間: 2021-10-15 15:22
給每個部件起個名子，就有了：名子.CLK、名子.d、名子.Q、……，

作者: billaj 時間: 2021-10-15 15:22
壇里有規定，不能直接求代碼的哦

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