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標(biāo)題: FIFO學(xué)習(xí)筆記 [打印本頁]

作者: jiangquancai 時(shí)間: 2021-5-30 22:47
標(biāo)題: FIFO學(xué)習(xí)筆記

FIFO學(xué)習(xí)筆記：

FIFO的英文全稱是First In First Out,即先進(jìn)先出。FPGA使用的FIFO一般指的是對(duì)數(shù)據(jù)的存儲(chǔ)具有先進(jìn)先出特性的一個(gè)緩存器,常被用于數(shù)據(jù)的緩存,或者高速異步數(shù)據(jù)的交互也即所謂的跨時(shí)鐘域信t傳遞。它與FPGA內(nèi)部的RAM和ROM的區(qū)別是沒有外部讀寫地址線,采取順序?qū)懭霐?shù)據(jù),順序讀出數(shù)據(jù)的方式,使用起來簡單方便,由此帶來的缺點(diǎn)就是不能像RAM和ROM那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。

1. 用于兩個(gè)module時(shí)鐘，位寬不同的情況

2. 緩存

3. 先寫入數(shù)據(jù)，（先入先出）上圖的如果是異步時(shí)鐘的話則用到了clka:用于寫數(shù)據(jù)的時(shí)鐘,clkb用于讀數(shù)據(jù)的時(shí)鐘。同步時(shí)鐘的話讀寫則用的一個(gè)時(shí)鐘

4. 當(dāng)寫入的數(shù)據(jù)數(shù)據(jù)速度大于讀出的數(shù)據(jù)的時(shí)候，會(huì)讓寫入等待

5. Ram資源：：：bram資源（block）:這個(gè)是支持讀寫位寬不一樣的，常用的就是bram。而dram資源是不支持讀寫位寬不一致的。

6. Prog_full:自定義的一個(gè)多少個(gè)的個(gè)數(shù)的數(shù)，當(dāng)寫進(jìn)去這莫多的時(shí)候，則拉高的他。對(duì)應(yīng)的讀也是、

7. Wr_ack:寫使能成功之后給應(yīng)答。

8. Overflow:寫溢出標(biāo)志，

9. valid:讀出的數(shù)據(jù)有效標(biāo)志，

10. underflow:讀空標(biāo)志。

11. Wr_data_count:表示fifo有多少個(gè)寫進(jìn)去的數(shù)據(jù)，

Rd_data_count表示還有多少個(gè)可以讀出的數(shù)據(jù)。同步fifo的時(shí)候特們相等，但是異步的時(shí)候：他們的（計(jì)數(shù)*位寬）相等的。

12. Prog_full_thresh_assert：對(duì)你想要寫入的預(yù)設(shè)值得動(dòng)態(tài)修改：上邊的Prog_full。對(duì)應(yīng)的讀：Prog_empty_thresh也是

13. Prog_full_thresh_negate：12的文獻(xiàn)值失效

14. Prog_full_thresh是具體的寫什么值（12.13.14配合使用的）

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