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標(biāo)題: verilog實(shí)現(xiàn)冒泡排序源程序 [打印本頁]
作者: asdfg1217    時間: 2019-10-28 16:28
標(biāo)題: verilog實(shí)現(xiàn)冒泡排序源程序
使用veriog實(shí)現(xiàn)冒泡排序

verilog源程序如下:
  1. `timescale 1ns / 1ps
  2. //////////////////////////////////////////////////////////////////////////////////
  3. // Company:
  4. // Engineer:
  5. //
  6. // Create Date:    09:16:46 03/30/2018
  7. // Design Name:
  8. // Module Name:    mian
  9. // Project Name:
  10. // Target Devices:
  11. // Tool versions:
  12. // Description:
  13. //
  14. // Dependencies:
  15. //
  16. // Revision:
  17. // Revision 0.01 - File Created
  18. // Additional Comments:
  19. //
  20. //===============================        說明                =====================================
  21. //        按照地址從小往大遞增的順序，數(shù)據(jù)是從大到小排列
  22. //================================================================================
  23. module main#(        
  24.                 parameter                                                                   ROW_WIDTH = 8, //行
  25.                 parameter                                                                   COL_WIDTH = 16        //列
  26.                 )
  27.         (
  28.                 input                                clk,
  29.                 input                                rst,
  30.                
  31.                 input                                enable
  32.     );
  33. //--------------------------------------------------------------------------------
  34.         reg                                                        [15:0]                comp_data_i;                   //數(shù)據(jù)
  35.         reg                                                                                        valid_i;                                           //數(shù)據(jù)有效

  37.         reg                                                        [15:0]                data                                                [COL_WIDTH:1];
  38.         reg                                                        [7:0]                        count;
  39. //--------------------------------------------------------------------------------
  40.         initial
  41.                 begin
  42.                         data[1]        =        16'd20;
  43. //                        data[2]        =        16'd723;
  44.                         data[2]        =        16'd20;
  45.                         data[3]        =        16'd12;
  46.                         data[4]        =        16'd456;       
  47.                         data[5]        =        16'd278;
  48.                         data[6]        =        16'd9756;
  49.                         data[7]        =        16'd433;
  50.                         data[8]        =        16'd10000;
  51.                         data[9]        =        16'd21;
  52.                         data[10]        =        16'd724;
  53.                         data[11]        =        16'd15;
  54.                         data[12]        =        16'd458;       
  55.                         data[13]        =        16'd279;
  56.                         data[14]        =        16'd9758;
  57.                         data[15]        =        16'd439;
  58.                         data[16]        =        16'd30;
  59.                 end
  60. //--------------------------------------------------------------------------------
  61.                 always@(posedge        clk        or posedge        rst)
  62.                         begin
  63.                                 if(rst)
  64.                                         begin
  65.                                                 count <= COL_WIDTH + 1;
  66.                                                 valid_i        <= 0;
  67.                                                 comp_data_i        <= 0;
  68.                                         end
  69.                                 else        if(enable)
  70.                                         begin
  71.                                                 count <= 1;
  72.                                         end
  73.                                 else        if(count <= COL_WIDTH)
  74.                                         begin
  75.                                                 comp_data_i <= data[count];
  76.                                                 count <= count + 1;
  77.                                                 valid_i <= 1;
  78.                                         end
  79.                                 else
  80.                                         begin
  81.                                                 valid_i        <= 0;
  82.                                                 count <= count;
  83.                                         end
  84.                         end

  86. //--------------------------------------------------------------------------------
  87. //                并行比較排序算法
  88. //--------------------------------------------------------------------------------
  89.         parallel                 u0_parallel (      
  90.                  .clk                                (        clk                        ),
  91.                  .rst                                (        rst                        ),
  92.                  .comp_data_i        (        comp_data_i        ),
  93.                  .valid_i                (        valid_i                )
  94.     );

  96. //--------------------------------------------------------------------------------
  97. //                串行比較排序算法
  98. //--------------------------------------------------------------------------------
  99.         serial                         u1_serial (
  100.                  .clk                                (        clk                        ),
  101.                  .rst                                (        rst                        ),
  102.                  .comp_data_i        (        comp_data_i        ),
  103.                  .valid_i                (        valid_i                )
  104.     );

  106. //--------------------------------------------------------------------------------
  107. //                冒泡法
  108. //--------------------------------------------------------------------------------
  109.         bubbling                 u2_bubbling (
  110.                  .clk                                (        clk                        ),
  111.                  .rst                                (        rst                        ),
  112.                  .comp_data_i        (        comp_data_i        ),
  113.                  .valid_i                (        valid_i                )
  114.     );
  115. //--------------------------------------------------------------------------------
  116. endmodule
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