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標題: 基于FPGA的3位鎖存源碼 [打印本頁]
作者: bzc4444    時間: 2018-5-31 12:39
標題: 基于FPGA的3位鎖存源碼
基于FPGA的3位鎖存

  1. Ilibrsry ieee;
  2. use ieee.std_logic_1164.all;
  3. entity sn74373 is
  4.    port(d: in std_logic_vetor(8 downto 1);
  5.         OEN:in std_logic;
  6.         G:in std_logic;
  7.         Q:out std_logic_vector(8 downto 1));
  8. end entity sn74373;
  9. architecture two of sn74373 is
  10.     signal sigvec_save:std_logic_vector(8 downto 1);
  11.      begin
  12.        process(D,OEN,G)
  13.        begin
  14.           if OEN='0' then
  15.              Q<=sigvec_save;
  16.           else
  17.              Q<="ZZZZZZZZ";
  18.           end if;
  19.          if G='1' then
  20.              sigvec_save<=D;
  21.          end if;
  22.         end process;
  23. eng architecture two;
復制代碼


fpga.docx

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